CXMT · 4F² DRAM
CXMT · 4F² DRAM · 原理图解

从 6F² 到 4F²：
把 DRAM 的晶体管竖起来

长鑫新一代 DDR5 背后，工艺改了什么，换来什么

2026 年 10 月 10 日，长鑫存储总裁曹堪宇在上海第四届集成芯片和芯粒大会上宣布，计划在年底推出融合 4F² 架构与混合键合的新一代 DDR5 RDIMM 服务器内存W1。目前量产的 DDR4、DDR5 和 HBM 都用 6F² 单元，晶体管平躺在硅片里。4F² 把晶体管竖成一根硅柱，单元面积从 6 个 F² 降到 4 个；外围电路改在另一片晶圆上制造，再键合到存储阵列下方。下面用动画拆开看：单元怎么变、工艺步骤怎么换、密度能多出多少、难点在哪里。

资料截至 2026-10-17 · 依据长鑫演讲报道、IEEE 论文（IMW / IEDM 2023、ISSCC 2026）、SemiAnalysis、Bernstein、TrendForce 等整理 · 结构图均为示意，未按比例

存储阵列俯视 同一块面积，示意
单元占地2F × 3F
单元面积6F²
视窗内单元数36
晶体管平躺
平躺 · 电流横着绕
竖立 · 电流竖着走

一段斜向的有源区上并排两个晶体管，共用中间的位线接触。虚线框是一个比特的占地：一个晶体管、它的存储节点，加上共用位线接触的一半。

字线 WL 位线 BL 有源区 / 硅柱 位线接触 存储节点（接电容） 一个单元的占地
图中字线间距 2F、位线间距 3F。6F² 里，一段斜向的有源区上并排两个晶体管，共用中间的位线接触，两端各接一个电容，一个单元占 2F × 3F。虚线框是一个比特的占地：一个晶体管、它的存储节点，再加上与相邻比特共用的位线接触的一半。有源区是斜的，所以框是平行四边形，底 2F、高 3F，面积仍是 6F²；每个比特分到一个这样的框，正好铺满整个阵列。4F² 里，每个字线和位线的交叉点正好立一根硅柱，柱底接位线，柱顶接电容，两个方向的间距都是 2F。同一个 F，单元面积变成原来的 2/3，同一块面积多放 50% 的单元。

01一页看懂：结构上改了三处

4F² 在结构上改了三处。晶体管从平躺改为竖立；位线从字线上方挪到硅柱下方；外围电路从阵列旁边挪到另一片晶圆，再用混合键合叠到阵列下面。下表按模块对照两种结构。

晶体管
字线
位线
电容
外围电路
密度从哪来
6F²
晶体管平躺。栅极埋在硅里的沟槽中，电流绕过沟槽横着走
字线埋入式，刻在硅片表面以下
位线在字线上方，与字线垂直
电容经着陆垫错开排布，每个单元约 6F² 底面
外围电路与阵列同在一片晶圆上，摆在阵列四周
密度从哪来缩小 F。三星、SK 海力士、美光在部分层用 EUV，长鑫靠多重曝光
4F²
晶体管竖立。一根硅柱就是沟道，栅极从四面包住（VSG）
字线包住硅柱中段的一圈金属
位线翻转后埋在硅柱下方，贴近外围电路
电容正对柱顶，每个单元约 4F² 底面
外围电路做在另一片晶圆上，混合键合到阵列下方
密度从哪来改单元结构，再把外围压到阵列下面
2/3同一个 F，4F² 单元面积是 6F² 的 2/3
+20% 以上外围放到阵列下方后每片晶圆的芯片数（三星 ISSCC 2026，同设计规则）W5
17.0%→2.7%三星 4F² 芯片中核心电路的面积占比S1
300+长鑫 4F² 相关公开专利族W1
11.95 nm长鑫 G5 有源区半间距，四重曝光，未用 EUVS3
2026 年底首款 4F² DDR5 RDIMM 计划推出，规格未披露W1

02读懂 4F²：F 是尺子，4 是格数

F 是工艺能做出的最小线宽，通常取存储阵列里最密那组线条的半间距。DRAM 每个比特由一个晶体管和一个电容组成（1T1C），单元面积写成 k · F²。k 由单元版图决定，F 由光刻和刻蚀决定。2007 年以来，行业一直用 k = 6 的版图W8，密度提升全靠缩小 F。

4 是平面单元的下限。字线和位线都要一条线加一条间隔，最小间距是 2F；每个交叉点放一个单元，面积就是 2F × 2F = 4F²。想再往下，只能像 3D NAND 那样往上叠层，这就是 3D DRAMS2。

同一个 F，4F² 单元是 6F² 的 2/3。反过来，要做出同样大的单元，4F² 的 F 可以放宽到 √1.5 ≈ 1.22 倍。拖动两根滑杆，或者点预设看看。

单元面积 = k × F²　　6F²：2F × 3F　　4F²：2F × 2F
单元面积计算器 两个单元按同一比例尺画
6F² 单元面积
4F² 单元面积
4F² ÷ 6F²
每 µm² 单元数（6F² / 4F²）
与左侧等面积时 4F² 可用的 F
虚线正方形与左侧 6F² 单元面积相等。绿色方块比它小，说明 4F² 在同样面积里放得更多；比它大，说明 F 放宽得太多，单元反而更占地。F 的口径各厂不完全一致，数字用于说明量级。
一个估算：首代 4F² 未必比 6F² 小成均馆大学教授 Kwon Seok-joon 估算，长鑫 15 nm 级的 4F² 单元，面积与韩国厂商 12.2 nm 级的 6F² 单元相近（4 × 15² ≈ 900 nm²，6 × 12.2² ≈ 893 nm²），因此“很难看作密度上的跨越”W4。按这个口径，首代 4F² 的意义更多在于用更宽松的线宽做出同代密度，减少对 EUV 的依赖。点上面的“面积打平”预设可以看到这组数字。

03单元：晶体管从躺着到站着

左边是今天的 6F² 单元。栅极，也就是字线，埋在硅片表面以下的一条沟槽里。打开字线，电流从中间的位线接触往下走，绕过沟槽底部，再从另一侧上到存储节点接触，进入电容。沟道是横着绕的，一段有源区要摆下两个晶体管、一个位线接触和两个存储节点接触。

右边是 4F² 单元。每根硅柱底部接位线，顶部接电容，字线在柱子中段围成一圈。电流沿柱子竖直流过，沟道长度由柱子高度决定，不再占平面面积。位线下面就是键合面和外围电路。

单元剖面 示意，电容高度已压缩
字线 / 栅极 位线 硅 导通的沟道 电容里的电荷 外围 CMOS 铜焊盘 电子 空穴

3.1环绕栅（VSG）：从四面管住沟道

晶体管越小，栅极越难把沟道完全关断，关断时仍有电流漏过，这叫短沟道效应。DRAM 只靠电容里的几万个电子记住一个比特。SemiAnalysis 估算一个电容约 6–7 fF，刚写入时约存 4 万个电子W8。漏电越大，数据能保存的时间越短。长鑫说它的 4F² 核心是自研的垂直环绕栅极（VSG）晶体管：沟道竖起来，栅极从四面包住，栅控更强，漏电和短沟道效应都得到缓解W1W2。下图是沟道横截面，比较栅极包住多少圈时，关断状态下哪里还管不住。

沟道横截面 · 关断状态 简化静电模型示意

单侧栅

离栅极远的一侧管不住，关断时仍有电流漏过栅极覆盖周长 25%

双侧栅

两侧夹住，中间仍留一条控制较弱的缝栅极覆盖周长 50%

环绕栅（VSG）

四面包住，整根沟道都能被关断栅极覆盖周长 100%

颜色越红，表示关断时栅极对那里的电势控制越弱，红点代表仍会漏过的电子。按“控制随离栅距离衰减”的简化静电模型计算，只表示趋势，不是任何器件的实测数据。

长鑫团队 2023 年在 IEDM 发表的无结环栅竖直沟道晶体管，开关电流比超过 10⁹，亚阈值摆幅 62.5 mV/dec，接近室温下约 60 mV/dec 的理论极限W6。亚阈值摆幅越小，栅极关断沟道越干脆。

3.2竖起来的代价：浮体效应

6F² 的晶体管做在硅衬底里，体区连着衬底，多余的空穴可以流走。4F² 的硅柱底下是位线、顶上是电容，柱体与衬底断开，空穴会积在柱子里，抬高体电位，让晶体管更容易漏电。三星在 ISSCC 2026 上明确提到，VCT DRAM 受浮体效应影响，漏电增加、保持时间缩短，这是 4F² 落地的关键难题S1。把上面的剖面图切到“浮体效应”可以看到这个过程。

04工艺：原来的流程基本不能复用

长鑫在演讲中说，6F² 到 4F² 是根本性的变化，原有 6F² 工艺无法直接复用，需要全新的器件和工艺体系；研发中重点优化了字线金属化、位线成型和结激活等关键工艺W1。长鑫没有公开完整流程。下面的 4F² 流程按公开论文里“竖直沟道晶体管 + 晶圆混合键合”的通用路线示意，三星 ISSCC 2026 的 4F² 芯片用的是同类结构W5W8。用箭头逐步查看，或切换两条流程对比。

工艺流程 6F²：现在的主流流程（简化）
步骤 01 / 06

4.1按模块对照

模块6F²（现在）4F² + 混合键合（示意）主要难点
晶体管埋入式字线，U 形沟道，电流横向绕行竖直硅柱，环绕栅（VSG），电流竖直流过柱子刻蚀的一致性；浮体效应
字线刻在硅里的沟槽中，顶部封口包住柱子中段的一圈金属字线金属化；相邻字线只隔一个 F，耦合更强
位线做在字线上方先做在柱顶，翻转后埋到柱子下方，靠近外围电路位线成型；两个方向的线距都是 2F
电容经着陆垫错开排布，底面约 6F²正对柱顶，底面约 4F²底面少三分之一，要更高或换更高介电常数的材料
外围电路同一片晶圆，摆在阵列四周另一片晶圆，放在阵列正下方跨晶圆连接数量大、间距小
新增工序无晶圆键合、背面减薄、低热预算的结激活整片晶圆对准、晶圆形变、热预算
光刻压力靠缩小 F：EUV 或多重曝光单元一样大时 F 可放宽约 22%首代单元未必比先进 6F² 小

05外围电路：从阵列旁边搬到阵列下面

DRAM 芯片上不只有存储单元。每一小块阵列（mat）四周都要放位线灵敏放大器和子字线驱动，统称核心电路；芯片中部还有译码、控制逻辑和 I/O。6F² 芯片把这些电路和阵列做在同一片晶圆上，摆在阵列旁边。单元缩小三分之一以后，这些电路不会跟着缩小，它们占芯片面积的比例反而上升。

4F² 的解法是把阵列和外围分到两片晶圆上制造，再面对面键合。长鑫的思路是把 DRAM 阵列与 CMOS 外围的工艺解耦，再用晶圆级混合键合实现高速互联W2。三星把这种结构叫 COP（Cell-on-Peripheral），SK 海力士叫 PUC（Peri-Under-Cell），两者是同一种架构S1。

芯片平面布局 示意，面积占比取三星 ISSCC 2026 数据
存储阵列（mat） 核心电路：灵敏放大器、子字线驱动 外围逻辑与 I/O 外围晶圆（在阵列下方）
核心电路面积占比17.0%
芯片面积（相对）100%
每片晶圆芯片数基准
三星的 4F² COP 芯片把位线灵敏放大器和子字线驱动放到阵列正下方，核心电路占用的面积从 17.0% 降到 2.7%S1，同设计规则下每片晶圆芯片数增加 20% 以上W5。传统 DRAM 里每条位线多挂单元会明显增大芯片面积，COP 下几乎不增加，因为核心电路都在下面S1。

5.1混合键合怎么连上

两片晶圆表面各有一层介质，里面嵌着铜焊盘。对准贴合后，介质先在常温下结合；退火时铜受热膨胀，两侧焊盘互相扩散，连成一体。NAND 已经量产这种“外围晶圆 + 存储阵列晶圆”的键合结构，长江存储的 Xtacking 是代表S1。

铜-铜混合键合 局部放大，焊盘凹陷已夸大
四个阶段循环：对准两片晶圆的焊盘；贴合时介质先结合，铜焊盘略低于表面，留有缝隙；退火时铜膨胀、扩散，缝隙闭合；之后上下导通，位线信号直接进入下方的灵敏放大器。

DRAM 更难。SemiAnalysis 转述三星的数据，DRAM 需要的跨晶圆连接数量比 NAND 高一个数量级，间距也更小。三星为此改了电路：子字线驱动从每块 128 个重组为 16 组、每组 8 个，所需信号减少 75%；列选择分成奇、偶两路，每个数据引脚的列选择线减半到 32 条S1。长鑫从 2019 年开始研发晶圆混合键合W3。

06结果：密度多出多少，代价在哪

4F² 的密度收益来自两层。第一层是单元，同一个 F 下面积少三分之一。第二层是芯片，外围压到阵列下面，三星在同设计规则下测得每片晶圆芯片数增加 20% 以上W5。两层叠加后，媒体普遍引用的说法是同面积存储密度提升 30%–50%W2。

下面的计算器把这两层拆开，再加入两个容易被忽略的变量。首代产品可能为了良率放宽 F；良率本身也可能远低于成熟的 6F²。

一片 300 mm 晶圆能切多少颗 示意计算
单元面积（相对 6F²）
芯片面积
每片晶圆芯片数
良品产出（相对 6F²）
假设：6F² 基准芯片 70 mm²、长宽比 1.3，切割道 0.1 mm，晶圆边缘留 3 mm，每颗芯片容量相同。“只换单元”只缩小阵列部分；“外围下沉”再按三星的 +20% 芯片数折算。暗红色方块表示按良率比例损失的芯片。所有参数都是假设值，不代表任何厂商的实际水平。F 放宽到 1.22 倍左右时，4F² 单元与 6F² 一样大。

6.1收益与代价

换来什么

  • 单元更小：同一个 F 下面积少三分之一，同面积单元数多 50%。
  • 芯片更小：外围压到阵列下方，三星同设计规则下每片晶圆芯片数 +20% 以上W5。
  • 光刻压力更小：单元一样大时，F 可以放宽约 22%。对拿不到 EUV 的长鑫，这是用结构换光刻S2。
  • 外围可以更快：外围电路单独做在一片晶圆上，可以用更先进的逻辑工艺S1。目前没有公开的速度或功耗数据。

代价与风险

  • 良率：有专家估计初期良率可能低于 10%W4。上面的良率滑杆拉到 10%，良品产出会跌到基准以下。
  • 浮体效应：柱子与衬底断开，漏电增加、保持时间缩短S1。
  • 认证周期：服务器内存要通过 CPU 平台和客户的长周期验证，新单元结构会被看得更细W3。
  • 信息有限：首代可能只部分采用 4F²W2；速度、容量、良率和量产时间都未披露W3。
  • 一次性红利：像逻辑芯片换 FinFET，4F² 只带来一次面积收益，之后仍要继续缩小 F，或者走 3D DRAMS2。

07时间线：年底亮相，规模量产看 2027 年以后

关于“2027 年出产品”公开报道中，长鑫给出的时间是 2026 年底前推出 4F² DDR5 RDIMM，没有公布规格、样品或量产时间W1。2027 年出现在外界对量产的估计里。成均馆大学教授 Kwon Seok-joon 认为，有意义的量产规模最早在 2027 年底，更现实的是 2028 年上半年W4。
  • 2007DRAM 普遍转向 6F² 单元，此前是 8F²W8
  • 2019长鑫开始研发晶圆混合键合W3
  • 2021长鑫发表中国大陆第一篇 4F² 架构相关论文W1
  • 2023-05IMW 会议，长鑫团队完成 8Gb 全阵列竖直沟道晶体管的硅验证，密度 198 Mbit/mm²W7
  • 2023-12IEDM 会议，长鑫发表无结环栅竖直沟道晶体管，配六方排列电容，开关电流比超过 10⁹，亚阈值摆幅 62.5 mV/decW6
  • 2025-06VLSI 会议，SK 海力士公布 4F² 竖直栅路线，外围放在单元下方（PUC）S1W3
  • 2026-02ISSCC 会议，三星发表 16Gb 4F² 芯片，竖直沟道晶体管加晶圆对晶圆铜混合键合，同设计规则下每片晶圆芯片数增加 20% 以上W5
  • 2026-09-20长鑫宣布 G5 平台量产，有源区半间距 11.95 nm，四重曝光，未用 EUV，每片晶圆 die 数较 G4 增加 50% 以上S3
  • 2026-10-10曹堪宇宣布年底推出融合 4F² 与混合键合的新一代 DDR5 RDIMM，未披露规格W1
  • 2026-10-13三星电子、SK 海力士股价单日跌超 7%，美光前一交易日跌 4%W3
  • 2026 年底首款 4F² DDR5 RDIMM 计划亮相计划
  • 2027 年底至 2028 年上半年有意义的量产规模学者估计W4
  • 约 2028三星 4F² 量产目标报道W3W9

08资料来源与口径

本地研究资料（ob-research-data）

  1. [S1] SemiAnalysis ISSCC 2026 综述（2026-04-16）三星 Paper 15.10 一节：4F² VCT 单元，COP 与 SK 海力士 PUC 为同一架构，核心电路面积 17.0%→2.7%，子字线驱动与列选择优化，跨晶圆连接数比 NAND 高一个数量级，浮体效应。
    02-Industries/存储/rawdata/SemiAnalysis_ISSCC2026_HBM4_LPDDR6_GDDR7_CPO_UCIe_260416.pdf
  2. [S2] Bernstein《AI Memory Primer》（2026-08-28）pp.14–15：4F² 把外围电路移到电容下方或另一片晶圆，以结构代替光刻缩小单元；4F² 是一次性收益，3D DRAM 才能把平均单元面积压到 4F² 以下。
    02-Industries/存储/rawdata/Bernstein_AI_Memory_Primer_260828.md
  3. [S3] 长鑫科技（688825）研究笔记：G5 平台 2026-09-20 宣布量产，有源区半间距 11.95 nm，四重曝光、未用 EUV，每片 die 数较 G4 增加 50% 以上（公司披露，Bernstein Quick Take 2026-09-22）。
    01-Companies/Semiconductors/688825/thesis/current.md

公开资料

  1. [W1] IT之家（2026-10-10）：曹堪宇在第四届集成芯片和芯粒大会演讲；年底推出新一代 DDR5 RDIMM；6F² 工艺无法直接复用；字线金属化、位线成型、结激活；公开专利族超过 300 件；2021、2023、2025 年论文。ithome.com
  2. [W2] TrendForce（2026-10-12）：VSG 晶体管改善静电控制、降低漏电和短沟道效应；阵列与外围 CMOS 分开制造并用晶圆级混合键合互联；同面积密度提升 30%–50%；首批产品可能只部分采用 4F²。trendforce.com
  3. [W3] Hardware Busters（2026-10-13）：大会时间地点；长鑫 2019 年起研发晶圆混合键合；三星 ISSCC 2026 芯片与约 2028 年量产目标；SK 海力士 VLSI 2025 路线；10 月 13 日股价表现；服务器认证与规格未披露。hwbusters.com
  4. [W4] Seoul Economic Daily（2026-10-15）：Kwon Seok-joon 关于 15 nm 4F² 与 12.2 nm 6F² 单元面积相近、量产最早 2027 年底的判断；初期良率可能低于 10% 的专家估计。en.sedaily.com
  5. [W5] Yoon et al., “A Vertical-Cell-Transistor-Based 4F² DRAM with Cell-on-Peripheral Architecture Using Wafer-to-Wafer Hybrid Copper Bonding”，ISSCC 2026，Paper 15.10：16Gb，10 nm 级工艺，同设计规则下每片晶圆芯片数增加 20% 以上。doi.org
  6. [W6] Yoo et al.（长鑫），“High-Performance Gate-all-around Junctionless Vertical-Channel Transistors with the Ultra-low Sub-threshold Swing for Next-generation 4F² DRAM”，IEDM 2023：无结环栅 VCT 加六方电容，Ion/Ioff > 10⁹，SS = 62.5 mV/dec。doi.org
  7. [W7] Feng et al., “Vertical Channel Transistor (VCT) as Access Transistor for Future 4F² DRAM Architecture”，IMW 2023：8Gb 全阵列 VCT 硅验证，密度 198 Mbit/mm²；作者与 W6 为同一团队。doi.org
  8. [W8] SemiAnalysis, “The Memory Wall: Past, Present, and Future of DRAM”（2024-09-03）：6F² 自 2007 年成为主流；电容高约 1,000 nm、深宽比接近 100:1、约 6–7 fF、约 4 万个电子；三星先做位线、翻转键合、减薄后做电容的 VCT 流程；灵敏放大器被高耸的电容围在“峡谷”里。semianalysis.com
  9. [W9] Gulf News（2026-10）：单元占地从 3F × 2F 变为 2F × 2F；三星预计 2028 年前不会量产 4F² 产品。gulfnews.com
口径说明结构图都是示意，尺寸未按比例，电容高度大幅压缩。6F² 版图各厂细节不同，图中采用字线间距 2F、位线间距 3F 的画法。4F² 工艺流程按公开论文的通用路线绘制，长鑫没有公布具体步骤。沟道控制图用简化静电模型，只表示趋势。晶圆计算器里的芯片面积、阵列占比和良率都是假设值，用来看各因素的方向和量级。