AI 集群里的每一个比特，离开芯片之前都要经过一对 SerDes。本文先用六个动画实验拆开它背后的数学（串行化、调制、信道、均衡、采样与时钟恢复、噪声与误码），再讲它为什么决定了 AI 基建能扩展到多大，横向比较基于 SerDes 做出来的八类芯片，最后评估它们的供需和产能过剩风险。
SerDes 是芯片的“出入境口岸”。GPU、交换机、网卡、光模块之间的数据全部由它收发。速率每翻一倍，铜线能传的距离就缩短一截，链路中间就要多放 Retimer、AEC 或光 DSP。
同一项核心技术分化出八种生意，从 IP 授权到整根有源电缆。各自的单位价值量、供应集中度和被替代风险差别很大。
2026 年整体是紧缺而不是过剩，1.6T 光 DSP 受 3nm 产能限制，缺口最大。更值得防范的过剩窗口在 2027 下半年到 2028 年，表现为库存和价格压力，而不是晶圆产能闲置。
示意模型：一阶低通信道 + 有色噪声 + 两抽头 FFE，用来说明趋势，不是真实的信号完整性仿真。
试一下：把插损拉到 30 dB 以上，再关掉均衡，眼睛就闭上了，接收端分不清四个电平。高速链路中段需要 Retimer 或 DSP 把信号重新“洗干净”，原因就在这里。下面的实验 3、4 会拆开讲这件事。
SerDes 是 Serializer / Deserializer（串行器 / 解串器）的缩写。芯片内部的数据又宽又慢：几十到上百位并行，每一位跑在 1–4 GHz 左右。要把数据送出芯片，不可能为每一位都引一根线。引脚数量不够，线与线之间的时序偏差（skew）在高频下也无法控制。
SerDes 在发送端把并行数据“压”成一路高速串行比特流，送上一对差分线；接收端再从比特流里恢复出时钟和数据，展开成并行。今天一对差分线可以跑 200 Gb/s 以上。代价是信号在铜线上衰减严重，到达接收端时已经面目全非。所以现代 SerDes 的接收机更像一台小型数字通信接收机：先用模拟电路补偿，再用 ADC 采样，交给 DSP 做均衡和判决。
它通常以硬核 IP的形式，嵌在交换芯片、GPU、CPU、网卡等几乎所有高带宽芯片的边缘。也可以单独做成芯片，专门负责把信号“接力”送得更远。后者就是本文第三部分要比较的各类产品。
下面按信号实际经过的顺序，把 SerDes 用到的数学拆成六步。每个实验都是实时计算的小模型，可以调参数观察变化。模型做了简化，量级和趋势与真实的 200G 链路一致，但不是电路级仿真。
芯片内部用 64 位甚至更宽的并行总线搬运数据，每一位跑在几 GHz。串行器像一个高速旋转开关，轮流从每条并行线上取一位，依次送上同一对差分线。并行有多少位，串行就要快多少倍。
时钟不单独传输。它“藏”在数据的跳变里，接收端再把它恢复出来（实验 5）。所以一条 SerDes 链路只需要数据线，不需要随路时钟线。
PCB 上的信号传播速度按约 15 cm/ns（FR4 类材料）估算。200G 时，一个符号在电路板上只占 1.4 mm 左右。
NRZ 用两个电平表示 0 和 1。PAM4 用四个电平，每个符号装 2 个比特。四个电平按格雷码排列（00、01、11、10），相邻电平只差一个比特，接收端误判到隔壁电平时只错 1 个比特。
同样的符号速率，PAM4 的比特率翻倍，信道只需要一半的带宽。代价在画面右侧的标尺上：发送端的电压摆幅不变，四个电平挤在同一个范围里，相邻电平的间距只剩 NRZ 的三分之一。噪声不变的话，信噪比要多出约 9.5 dB 才能维持同样的误码率（实验 6 会算出这个数）。
封装、PCB、连接器和铜缆对高频的衰减远大于低频。趋肤效应让电流挤到导体表面，损耗随 √f 增长；介质损耗随 f 线性增长。插损通常在奈奎斯特频率上衡量，因为 0101 交替码型变化最快，它的基波正好落在那里。
看左边的脉冲：一个 1 UI 宽的方脉冲穿过信道，被压低、拉宽，拖出一条长尾巴。按 UI 间隔读这条曲线，得到一串数 h0、h1、h2……，叫作“游标”（cursor）。h0 是这个符号自己留下的能量，其余游标会落到相邻符号的采样时刻上，叠加成码间干扰（ISI）。
示意模型：趋肤效应（含因果相位）+ 介质损耗 + 收发端带宽限制，用 FFT 实时计算脉冲响应。
均衡器估计出信道的游标，再反着补回去。三级通常配合使用：
均衡不是免费的。CTLE 和 FFE 放大信号高频的同时也放大了噪声，画面下方的“噪声 ×”记录了这一点。DFE 不放大噪声，但一旦判错，错误会通过反馈传给后面的符号。
接收端没有收到时钟，只能从数据跳变里推算每个符号的中心在哪。CDR（时钟数据恢复）是一个反馈环：相位检测器比较跳变沿附近的样本，判断当前采样偏早还是偏晚；环路把采样相位一点点推向眼图中心，锁定后仍会在中心附近小幅抖动。点“打乱相位”可以看它重新锁定。
随机抖动（RJ）会把眼图左右两侧的交叉点抹宽，留给采样点的水平裕量随之缩小。
ADC + DSP 架构里，每个 UI 只采一个样。200G PAM4 意味着每秒 1,062.5 亿次采样，通常由几十路较慢的子 ADC 轮流（时间交织）完成。ADC 位数决定量化噪声的下限：每多 1 位，量化信噪比提高约 6 dB。画面里的蓝色细线就是 ADC 的量化台阶。
采样值 = 理想电平 + 噪声。热噪声、串扰、残余 ISI、抖动、量化误差叠加起来，近似服从高斯分布。判决门限放在相邻电平正中间，噪声把样本推过门限，就产生误码（画面里的红点）。
误码率取决于“半个电平间距”与“噪声标准差”之比，再经过 Q 函数。Q 函数的尾部极陡：比值从 4.75 升到 7，误码率就从 10−6 降到 10−12。所以 SNR 差 1–2 dB，BER 可能差好几个数量级，这就是下方的“瀑布曲线”。NRZ 与 PAM4 两条曲线之间约 9.5 dB 的水平距离，就是实验 2 里电平间距缩小的代价。
200G 链路并不要求物理层零误码。它允许 10−4 量级的原始误码，再由 RS(544,514) 前向纠错（KP4 FEC）修正。香农公式给出同样带宽下的理论上限，可以看出 200G PAM4 离这个上限还有多远。
| 代际 | 单通道速率 | 调制 | 奈奎斯特频率 | 典型落地 |
|---|---|---|---|---|
| 25G | 25.78 Gb/s | NRZ | 12.9 GHz | 100GbE（4×25G）；Tomahawk 1/2 交换芯片 |
| 50G | 53.125 Gb/s | PAM4 | 13.3 GHz | 400GbE；Tomahawk 3（12.8T）、Tomahawk 4（25.6T） |
| 100G | 106.25 Gb/s | PAM4 | 26.6 GHz | 800G 光模块（8×100G）；Tomahawk 5（51.2T）；H100 的 NVLink 4 |
| 200G | 212.5 Gb/s | PAM4 | 53.1 GHz | 1.6T 光模块（8×200G）；Tomahawk 6（102.4T，512 条 SerDes）；Blackwell 的 NVLink 5 |
| 400G | 约 425 Gb/s | PAM4 / PAM6 等方案讨论中 | 约 70–106 GHz | OIF 已启动 448G 电接口研究；3.2T 光模块；据报道 Rubin 的 NVLink 6 采用自研“400G”级 SerDes11 |
| PCIe | 32 → 64 → 128 GT/s | NRZ → PAM4 | 16 → 16 → 32 GHz | PCIe 5.0（NRZ）、6.0（PAM4 + FLIT，当前 AI 服务器主力）、7.0（2025 年发布规范）；8.0 开发中 |
| 分级 | 典型场景 | 距离 | 能效量级 |
|---|---|---|---|
| D2DUCIe 等 | 同一封装内芯粒之间。多为并行接口，严格说是 SerDes 的近亲 | 毫米级 | < 0.5 pJ/bit |
| XSR | 芯片到封装内光引擎（CPO）、部分芯粒互连 | ≤ 50 mm | ≈ 1 pJ/bit |
| VSR | 芯片到前面板可插拔光模块 | 十几厘米 PCB | ≈ 2–3 pJ/bit |
| MR / LR | 板间、背板、铜缆 | 米级（含线缆） | ≈ 4–7 pJ/bit |
能效为行业公开资料中的大致量级，随工艺节点、厂商和速率差异很大，只用于相对比较。
单颗 GPU 的算力和显存装不下一个前沿大模型。训练和推理要把几十、几千乃至十几万颗芯片连成一台“机器”，张量并行、专家并行、流水并行都要求芯片之间持续交换数据。芯片之间进出的每一个比特，都要经过 SerDes。
GPU 之间的 scale-up 带宽两年翻一倍，交换芯片容量同样两年翻一倍。这些带宽最后都落在“SerDes 通道数 × 单通道速率”上。一颗 Blackwell GPU 光是 NVLink 就有 36 路发送、36 路接收，每路 200G。
GPU 之间的 scale-up（NVLink、UALink、以太网 scale-up），集群之间的 scale-out（以太网、InfiniBand），连接存储和用户的前端网络，再加上服务器内部连接 CPU、网卡、SSD 和扩展内存的 PCIe / CXL。协议不同，物理层都是 SerDes。
I/O 只能布置在芯片边缘，单颗芯片的总带宽受限于“边长 × 每毫米带宽密度”。102.4T 交换芯片要在边缘塞下 512 条 200G SerDes。每比特几皮焦的功耗乘以上百 Tb/s 的总带宽，就是一笔可观的电费。SerDes 的面积和能效，直接决定一颗芯片能连多少带宽。
速率翻倍，奈奎斯特频率翻倍，同样长度铜缆的损耗大幅上升。到 200G/lane，无源铜缆（DAC）一般只能覆盖 1–2 米。再远就要在线缆两端加 Retimer 芯片做成 AEC，或者换成带 DSP 的光模块。一个 GB200 NVL72 机柜的 NVLink 铜缆背板就有 5,000 多根线缆。速率每升一代，每颗 GPU 背后的 SerDes 芯片数量和价值量就往上走一级。
线性刻度。年份为发布或量产年份，取大致时间点。
下图把一个 AI 机柜简化成几段路。实心方块标出 SerDes 所在的位置。几乎每段路的两端都有一对 SerDes；路一长，中间就要插入独立的 SerDes 芯片来接力。点编号可以跳到对应的产品形态。
核心能力相同：高速混合信号电路加上 DSP 算法，再加上和各家芯片的互操作经验。按“卖给谁、放在哪”，它分化成八种产品形态。前两种把 SerDes 当作 IP 或主芯片的一部分；中间四种是专门为“把信号送得更远、分得更开”而存在的独立芯片；最后两种在内存一侧。
位置：嵌在客户自己设计的芯片里
把经过硅验证的 SerDes 电路（硬核 PHY 加配套控制器）授权给芯片公司集成。客户是做 ASIC、交换芯片和芯粒的设计公司。卖的是设计，不是芯片，所以没有库存。
位置：交换芯片、AI 加速器、网卡的芯片边缘
SerDes 不单独卖，而是主芯片竞争力的核心。102.4T 交换芯片有 512 条 200G SerDes，占据大部分芯片边缘。主芯片的 SerDes 越强（距离越长、功耗越低），系统里需要的 Retimer 和光模块就越少。
位置：可插拔光模块内部（路段 5）
光模块的“大脑”。电口一侧用 SerDes 接收主机信号，做时钟恢复、均衡和纠错相关处理，再驱动激光器调制光信号；反方向同理。它是光模块里最贵的电芯片之一，也占了模块功耗的相当一部分。
位置：服务器主板 PCIe / CXL 走线中段（路段 2）
链路中间的“接力站”。Redriver 只做模拟放大和均衡，噪声也一并放大。Retimer 内含完整的 SerDes 收发器，恢复时钟和数据后重新发送，把一条长链路切成两段短链路。PCIe 进入 PAM4 时代后，Redriver 基本让位于 Retimer。
位置：铜缆两端的插头里（路段 4）
在铜缆两端各放一颗 Retimer / DSP，让铜缆在 100G–200G/lane 下跑到 5–7 米。比光模块便宜、省电、故障率低；比无源 DAC 更长、更细，便于机柜走线。主要用在服务器网卡到机架交换机，以及部分机柜间和 scale-up 连接。
位置：服务器内部与机柜内部（路段 2、3）
一颗芯片集成数十到上百条 SerDes 通道，在多个设备之间做交换。PCIe 交换把 GPU、网卡、SSD 接到 CPU；scale-up 交换（NVLink Switch、UALink、以太网 scale-up）把几十颗 GPU 连成一个可以直接读写彼此内存的域。
位置：服务器内存条上（路段 6）
RDIMM 上的 RCD（寄存时钟驱动器）缓冲 CPU 发来的命令、地址和时钟，DB 缓冲数据。MRDIMM 用 MRCD 加 MDB 让两组内存颗粒交替工作，速率推到 8800–12800 MT/s。每根内存条上还有 SPD Hub、PMIC、温度传感器等配套芯片。
位置：CPU 的 PCIe / CXL 通道外挂内存
通过 PCIe / CXL 的 SerDes 通道挂接额外的 DDR 内存，为 CPU 扩充容量和带宽。和 DDR5 接口芯片不同，它是内存一侧真正基于 SerDes 的产品，适合内存数据库、推理时的 KV cache 卸载等场景。
严格说不算。DDR5 是并行单端总线，数据没有被串行化；HBM 同样是超宽的并行接口。但这类芯片和 SerDes 共用同一类高速混合信号设计能力（均衡、时钟、信号完整性），客户和认证体系也高度重合。澜起等公司在财报里把它和 PCIe Retimer、CXL MXC 一起归为“互连类芯片”，投资讨论里也通常放在一起比较。本文沿用这个口径，但在图里用空心方块把它和 SerDes 区分开。
| 形态 | 链路位置 | 当前主流规格 | 单位价值量 | 供应集中度 | 核心壁垒 | 被替代风险 |
|---|---|---|---|---|---|---|
| SerDes IP | 嵌入各类芯片 | 112G → 224G，3 / 2nm | 授权费 + 版税 | 中高 | 先进工艺首发、硅验证 | 低 |
| 主芯片内嵌 | 交换芯片、XPU、网卡边缘 | 512 × 200G（102.4T） | 随主芯片，千美元以上 | 很高 | 系统级设计 | 低 |
| 光模块 DSP | 可插拔光模块内 | 1.6T（8 × 200G，3nm） | ≈ $120–150 | 高 | 功耗、3nm、两年验证 | 高 LPO / CPO |
| Retimer | 主板走线中段 | PCIe 6.0，64 GT/s | 数十美元 | 高，趋于分散 | 互操作性、首发窗口 | 中 架构变化、集成 |
| AEC | 铜缆两端 | 800G / 1.6T，≤ 7 m | 整线数百美元 | 高，趋于分散 | 系统信号完整性、客户认证 | 中 光与 LPO 下探 |
| PCIe / scale-up 交换 | 服务器内、机柜内 | PCIe 6.0；200G scale-up | 数百美元以上 | 高 | 交换架构、客户绑定 | 中 协议路线、网卡集成 |
| DDR5 内存接口 | 内存条上 | 6400–8800 MT/s；MRDIMM 12800 | 数美元至十余美元 | 寡头（3 家） | JEDEC、平台认证 | 低 |
| CXL 内存扩展 | CPU 外挂内存 | CXL 2.0 / 3.x | 早期 | 分散 | 平台与软件生态 | 中 需求不确定 |
单位价值量为行业经验量级，仅用于相对比较；1.6T DSP 价格来自野村专家会纪要6。
讨论“过剩”之前，先分清三种不同的过剩。对基于 SerDes 的互连芯片来说，它们的可能性差别很大。
这些都是 fabless 的小面积芯片。除 1.6T DSP 需要 3nm 外，Retimer、AEC 芯片、内存接口多在 5nm 及更成熟的节点上，用的晶圆只占代工厂产能的很小一部分。它们既不会被晶圆卡住太久，也不会造成晶圆闲置。
缺货时客户重复下单、提前备货。需求一旦放缓，渠道和客户手里的库存要几个季度才能消化，芯片公司的收入会出现断崖。这是这类芯片历史上最常见的下行方式。
互连芯片毛利率很高（Astera Labs 约 73%、Credo 约 68%），会吸引更多公司进入。标准化程度高、认证门槛低的环节，价格会最先下行。
2026 年 1.6T DSP 的缺口。需求超过 2,000 万颗，出货约 1,600–1,700 万颗，根源是 3nm 产能不足、良率偏低6。
2027 年 1.6T DSP 的缺口。需求 6,000–7,000 万颗，供给 4,000–5,000 万颗；实质性缓解要等到 2027 年下半年6。
TrendForce 预计 2026 年 EML / CW-DFB 激光器产能翻倍到这个水平。上游已在大幅扩产，Coherent 计划 2026 年底 InP 产能翻倍、2027 年再翻倍7。
需求端也看不到放缓：博通 FY26 Q3 的 AI 半导体收入同比增长 221%，Q4 指引 217 亿美元4；Astera Labs 指引 Q3 收入环比增长约 40%1。国内模块龙头中际旭创在 2026 年 7 月表示，原材料紧缺、1.6T 交付紧张，行业不存在恶性竞争8。
库存去化叠加代际切换。DDR4 库存消化与 DDR5 切换叠加，澜起科技 2023 年营收 22.86 亿元，同比下降约 38%。需求本身没有消失，下行来自渠道库存。
非 AI 开支收缩。云厂商削减通用计算和 400G 网络开支，光模块链条经历一轮库存消化，随后被 AI 需求扭转。旧速率产品的库存贬值最快。
架构变化削减用量。GB200 用 NVLink-C2C 直连 Grace CPU 与 Blackwell GPU，取代了 HGX 方案中 GPU 与 CPU 之间的 PCIe 链路，市场一度担忧单 GPU 的 Retimer 用量下降。GPU 出货不减，某一类芯片的用量也可能被架构调整砍掉。
| 产品形态 | 2026 供需 | 过剩风险 | 风险从哪里来 | 先看什么指标 |
|---|---|---|---|---|
| 1.6T 光 DSP3nm | 紧缺 | 中 2027H2 起 | 3nm 产能与良率改善后集中释放；模块厂大幅扩产；LPO / CPO 分流 400G/lane 代际 | DSP 交期；合约价（预计 2027 年降约 10%）；CPO 渗透率 |
| 400G / 800G 光 DSP成熟代际 | 平衡偏松 | 中高 | 代际切换快，旧速率库存贬值；国内厂商在 800G 上追赶 | 800G 模块价格；厂商存货周转天数 |
| AEC | 高增长 | 中高 | 芯片商和线缆厂增多，整线组装容易标准化；客户集中，一家云厂商换方案就会影响全年 | Credo 毛利率与大客户占比；新供应商认证进度 |
| PCIe Retimer | 平衡 | 中 | Gen5 → Gen6 切换留下旧品库存；架构变化让单 GPU 用量上下波动；新进入者压价 | 单 GPU Retimer 颗数；Gen6 占比；平均售价 |
| PCIe / scale-up 交换 | 高增长 | 低中 | 少数大项目驱动，项目延期就会形成库存；scale-up 协议路线未定 | 主力客户量产进度；设计赢单数 |
| DDR5 内存接口 | 平衡 | 中 周期性 | 跟随服务器与 DRAM 周期；渠道库存去化（2023 年先例） | 服务器出货；DDR5 子代切换节奏；MRDIMM 渗透率 |
| CXL 内存扩展 | 早期 | 低 | 风险在需求兑现慢，而不是产能 | CXL 3.x 平台与软件生态落地 |
| SerDes IP / 内嵌 | — | 低 | IP 没有库存；主芯片随整体资本开支波动 | 先进工艺 tape-out 数量；授权订单 |
3nm DSP、EML / CW 激光器、InP 衬底同时偏紧；1.6T DSP 缺口 300–400 万颗。
新增产能爬坡。1.6T DSP 需求 6,000–7,000 万颗，供给 4,000–5,000 万颗，价格开始温和下行。
3nm 产能与良率改善，DSP 供给实质性释放；激光器产能再翻倍，模块厂扩产落地。
2026 年不是过剩，而是紧缺。基于 SerDes 的互连芯片多是 fabless 小芯片，晶圆产能不是过剩的来源。真正要防的是“需求放缓、重复下单、新玩家压价”三者叠加带来的库存和价格下行，时间窗口在 2027 年下半年到 2028 年。按抗风险能力，大致可以排成三档：
绝对值仍在增长时，增速的拐点往往先于订单调整出现。
存货和合同负债的变化，比收入更早反映渠道是否在囤货。
交期缩短、价格降幅超过 10%，是供需转松的直接信号。
Rubin、TPU、Trainium 等新架构会重新分配 Retimer、AEC、交换芯片的用量。
新一代交换机里 CPO 端口占比上升，意味着可插拔 DSP 的远期需求被分流。
包括国内厂商在 800G DSP、PCIe Retimer 上进入超大规模客户供应链的速度。
截至 2026 年 10 月 4 日已公布的最近一个报告期。专注互连的公司（Credo、Astera Labs）同比增速都在 100% 以上，明显快于综合性芯片公司，说明互连在 AI 资本开支中的占比还在上升。
| 公司 | 报告期 | 营收 | 同比 | 互连相关要点 | 下一期指引 |
|---|---|---|---|---|---|
| 博通AVGO | FY26 Q3 截至 2026-08-02 | $29.6B | +86% | AI 半导体收入 167 亿美元（+221%）；AI 网络收入同比超过 2.5 倍4 | Q4 AI 半导体 217 亿美元 |
| MarvellMRVL | FY27 Q2 截至 2026 年 8 月初 | $2.739B | +37% | 数据中心收入 +46%；电光业务（含光 DSP）约 14 亿美元，同比约 +97%（Next Platform 估算）3 | 全年数据中心增长约 60% |
| CredoCRDO | FY27 Q1 截至 2026-08-01 | $479.0M | +115% | AEC 仍是最大业务，覆盖 5 家超大规模客户并扩展到新兴云厂商；Non-GAAP 毛利率 68.0%2 | Q2 5.25–5.35 亿美元 |
| Astera LabsALAB | 2026 Q2 | $392.4M | +104% | Scorpio 交换芯片预计 Q3 成为最大产品线；Aries 创新高，其中 PCIe 6 占一半以上；GAAP 毛利率 73.3%1 | Q3 5.40–5.60 亿美元 |
| 澜起科技688008 | 2026 H1 | ¥33.35 亿 | +26.6% | 互连类芯片 31.11 亿元（+26.4%），Q2 单季 16.94 亿元；MRCD / MDB、PCIe Retimer、CKD、CXL MXC 增长显著；PCIe 6 / CXL 3 Retimer 完成流片5 | — |
| 高通收购 Alphawave | 2025-12-18 完成 | ≈$2.4B | — | 领先的独立 SerDes IP 厂商并入芯片公司，团队转为负责高通数据中心业务10 | — |
美元公司数据为美元，澜起科技为人民币。博通、Marvell 的数据包含大量非互连业务，仅作为 AI 网络与定制芯片景气度的参照。
PCIe、OIF、JEDEC 规格参数，NVLink 与 Tomahawk 代际数据，GB200 NVL72 铜缆数量，以及澜起科技 2023 年营收，来自厂商和标准组织的公开资料。