TSV
Through-Silicon Via · 3D 封装图解

TSV 硅通孔，让信号垂直穿过芯片

芯片平铺在电路板上时，信号要先出封装、走板上走线，才能到另一颗芯片。TSV 先在硅片里刻出深孔、填满铜，再把硅片从背面磨到几十微米，让成千上万根短铜柱直接穿过芯片本体A21,A22，把一摞裸片连成一个整体。AI 加速器旁边的每一颗 HBM，都是这样叠起来的。

数据 电源 铜 硅 底填 塑封
HBM 类堆叠剖面示意，纵向放大，非等比例。数据（青）经 TSV 在各层 DRAM 与底部基底裸片之间上下传输，再沿中介层正面金属横向走到 GPU；中介层里的 TSV 只把电源、地和对外 I/O 引到下方 C4 凸块。电源（琥珀）从基板进入，沿电源 TSV 送到每一层。
HBM4 每堆叠接口位宽2,048bitJEDEC JESD270-4，2025-04A1
HBM4 每堆叠带宽2TB/sJEDEC 标准值；三星量产品最高 3.3 TB/sA1,A13
每颗 DRAM 裸片上的 TSV>5,000三星 Aquabolt HBM2，2018A21
HBM 中 TSV 的直径≈5µm深宽比约 10:1；下一代 ≤3 µmA100,A101
CH.01 · Why go through silicon

为什么要穿过硅

同样叠 N 颗裸片，引线键合要从每颗芯片的边缘拉出一根毫米级的弧线，TSV 只在芯片内部垂直走几十微米。路径变短，I/O 又能铺满整个芯片面，两件事合起来，才有了 HBM 这样的宽总线内存。

到顶层（第 8 层）引线键合TSV相差
互连路径长度–––
路径电感（示意）–––
10 GHz 感抗–––
示意估算，横纵同比例（TSV、焊盘加粗显示；裸片右侧截断，实际宽约 10 mm）。引线键合：裸片厚 50 µm，粘片膜（DAF）20 µm，每层错开 150 µm，线弧高约 100 µm，路径取基板焊指到顶层焊盘的线长。TSV：每跳为 50 µm 硅加 10 µm 键合层，L = 10 + 60·(N−1) µm。电感按 25 µm 金线约 0.7 nH/mmP38、5 × 50 µm TSV 约 30 pH/根P35推算，未计微凸块与基板走线；感抗 X = 2πfL。两个信号包按同一速度移动。
周边 · 50 µm8004L / p
面阵 · 55 µm33,058(L / p)²
倍数×41示意上限
HBM2 微凸块（SK hynix，2016）
俯视，放大到裸片一角（窗口 0.6 × 0.6 mm，左、下为芯片边缘）。数量按边长 L = 10 mm 的方形裸片计算，均为示意上限，未扣除禁布区、电源地与冗余。真实 HBM2 的一块 6.0 × 2.8 mm 微凸块区排了 3,990 个凸块P25（这些凸块分别做什么见第 02 章）。9 µm 一档是混合键合的铜焊盘间距，那里已没有微凸块P41。

路径短，寄生就小

引线键合的裸片只能错开叠成台阶，每颗芯片从边缘焊盘各拉一根金线下到基板。叠得越高，线越长，顶层那根常在 1 到 3 mm 之间。TSV 让信号在芯片内部垂直穿过，每跳只有一层硅加一层键合，约 40 到 65 µm。

差距主要在电感。一根 25 µm 金线每毫米约 0.7 nH，1 nH 在 10 GHz 下的感抗约 63 ΩP38。一根 5 × 50 µm 的 TSV 电阻约 45 mΩ，与 1 mm 金线同一量级，电感却只有约 30 pHP35。电感小，高速信号的振铃和电源噪声就小，同样的速率可以用更小的驱动器和更低的摆幅来跑。

I/O 从一圈变成一整面

焊盘只能排在芯片四周，数量随边长线性增长，约为 4L/p。TSV 和微凸块可以铺满整个芯片面积，数量随边长平方增长，约为 (L/p)²。间距每缩小一半，面阵列的容量翻四倍，周边一圈只能翻倍。

数据：RF Essentials 键合线电感；Georgia Tech TSV RC 研究；FormFactor / SK hynix HBM2 探针测试。

宽总线换来带宽和能效

有了几千条垂直通道，HBM 每个堆叠的接口做到 1,024 位，HBM4 再翻倍到 2,048 位A1，每根引脚的速率反而不必很高。SK hynix 2016 年的对比里，一颗 HBM2 提供 256 GB/s，一颗 DDR4 只有 6.4 GB/s。要凑出 1 TB/s，需要 40 根 DDR4-3200 内存条，或者 4 个 HBM2 堆叠P24。

线短、摆幅低，每比特的能耗也跟着下降。NVIDIA 的测算中，HBM2 每比特访问能耗 3.97 pJ，其中经中介层的 I/O 只占 0.3 pJ；GDDR5 是 14.0 pJP26。三星 2014 年量产的 64 GB TSV DDR4 内存条，与同容量引线键合模组相比速度快一倍，功耗约减半P10。

要分清

TSV 带来的是带宽和能效，访问延迟基本不变。一根 TSV 自身的 RC 只有约 1.6 fsP35，DRAM 的延迟主要由存储阵列时序决定。代价落在制造成本、良率和散热上，见第 06 章。

带宽：SK hynix，Hot Chips 2016 教程P24。能耗：NVIDIA FGDRAM 论文（MICRO 2017）P26。HMC 也是 TSV 堆叠 DRAM，2018 年停产A98。
CH.02 · Anatomy of a TSV

一根 TSV 的解剖

从整颗封装一路放大到铜和硅的分界面，视野从 16 mm 缩到 1 µm，跨了四个数量级。每一级横纵同比例绘制，个别膜厚和芯片厚度为示意（见图注）。一根直径 5 µm 的铜柱外面，包着三层只有几纳米到几百纳米厚的薄膜，每一层都有它必须存在的理由。

从封装到 TSV 侧壁的逐级放大剖面图
1 mm 视野宽 16 mm 放大 ×1 1 / 4
逐级等比例放大。堆叠按 8-Hi HBM 示意（核心裸片约 50 µm），TSV 取 imec 5 × 50 µm via-middle 基线，第 4 级种子层的孔内厚度为示意。裸片正面朝下、面对背堆叠，所以每片的后道互连层（BEOL）在下方，背面露出的 TSV 接上一层的微凸块。虚线框是下一级的视野，可点击；图中每个结构都可点选。
失配应变 Δα·ΔT ≈ 0.58%
俯视示意，非实测幅值。颜色是 TSV 周围硅中沿 x 方向的应力，按厚壁圆筒经典解（σ ∝ cos2θ / r²）画出形状和衰减趋势：红为拉应力，蓝为压应力。虚线圆是单根 TSV 的数字电路禁布区（距 TSV 约 6 µm）。滑块从 420 °C 退火温度往下拉，应力随温差变大；失配应变按 (17 − 2.3) ppm/K × 温差推算。

禁布区：铜比硅胀得多

铜的热膨胀系数（CTE）约 17 ppm/K，硅只有约 2.3 ppm/K，相差约 7 倍P60。TSV 填铜后在 420 °C 左右退火，再冷却到室温。铜收缩得比硅多，拉扯周围的硅，留下拉应力P59。

应力会改变硅里载流子的迁移率。离 TSV 太近的晶体管，饱和电流 Idsat 最多偏移约 30%P59。imec 实测，距 TSV 20 µm 以内 Idsat 变化就超过 0.5%P58。

所以版图在 TSV 周围留一圈不放晶体管的禁布区（keep-out zone，KOZ）。数字电路里单根 TSV 的 KOZ 约 6 µm，TSV 排成阵列后应力叠加，增到 20 µm。模拟电路更敏感，对 TSV 阵列的 KOZ 达 200 µmP58。

这些空白都是面积成本。同工艺、同容量的 HBM 裸片比 DDR5 大 35–45%P32，TSV 区和 KOZ 是原因之一P31。反复热循环下铜柱还会向上挤出（Cu pumping），见第 06 章。

电学上，它几乎是一段理想导线

背面焊盘 正面 M1 R L Cox 衬垫 Cdep 耗尽层 Si 衬底
TSV 的等效电路：铜柱是串联的 R 和 L；铜和硅之间隔着衬垫，构成一个 MOS 电容，偏压使硅侧耗尽，有效电容变小。
电阻 R45.6mΩ5 × 50 µm，120 nm 衬垫P35
电容 C（有效）35.5fF耗尽后的有效值P35；积累态（120 nm 衬垫）推算约 230 fF
电感 L≈30pH推算 29–34 pH；IHP 实测 24 pH（深 75 µm）P37
RC 时间常数≈1.6fs推算：45.6 mΩ × 35.5 fF

1.6 fs 可以忽略，TSV 自身不是延迟瓶颈。对照：键合线约 0.5–1 nH/mmP38，一根 1–3 mm 的引线是单根 TSV 电感的几十倍。就算信号要连穿 8 层，整条 TSV 路径的电感也只有引线的约 1/5（见第 01 章）。

同叫 TSV，尺寸差三个数量级

同一比例（1.5 px/µm）绘制。CIS 取直径 60 µm、深 150 µm 示意；中介层取 15 × 100 µm；HBM 取 5 × 50 µm。
类型直径深度间距
硅中介层（CoWoS-S 类）P7010–20 µm~100 µm数十 µm
HBM DRAM（via-middle）A100~5 µm30–50 µm40–55 µm
CIS 晶圆级封装（via-last）A101数十–数百 µm≈芯片厚度按焊盘
背面供电 nano-TSVP72数百 nm 以下320 nm200 nm

HBM 的 TSV 下一代将缩到 3 µm 以下A101。nano-TSV 只穿过晶体管下方几百 nm 的残余硅，给晶体管从背面供电，不连接芯片与芯片（见第 06 章）。

CH.03 · How a TSV is made

TSV 怎么造出来

以 HBM 和逻辑 3D 都在用的 via-middle 流程为例。晶体管做完、第一层金属之前，在硅里挖一个直径 5 µm、深 50 µm 的孔，填满铜，再把 775 µm 厚的晶圆从背面磨薄、回蚀到铜柱露头。下面十步，始终是同一张剖面。

示意图。横竖用同一比例尺，但衬垫、阻挡层、种子层和扇贝纹厚度大幅放大；晶圆 60 µm 以下部分断开压缩。图中始终正面朝上，实际减薄时晶圆翻面、正面朝下贴在载片上。金属层数和堆叠层数为示意。
数据：imec via-middle 5 × 50 µm 基线（ECTC 2011；IFTLE 302、294）P92, P54, P55、Samco（DRIE）P61、Qnity（电镀化学）P63、IFTLE 157（Cu 突起）P56、Brewer Science / EVG（临时键合）P68、3D InCites（SSEC 背面露铜）P69、Wikipedia（300 mm 晶圆 775 µm）P80、SK hynix（30 µm 裸片、MR-MUF）P23, P20、eeNews（三星 TC-NCF）P22、混合键合P53, P50、NIST（热循环失效）P87。

同一根 TSV，三种时机

TSV 可以在晶体管之前、之间或之后做，分别叫 via-first、via-middle、via-last。时机决定了它要扛多少热、能做多细，以及由晶圆厂还是封测厂来做。

TSV 在流程里形成的位置
  1. TSVvia-first
  2. 前道 FEOL晶体管 + 接触晶圆厂
  3. TSVvia-middle
  4. 后道 BEOL多层铜互连晶圆厂
  5. TSVvia-last
  6. 减薄 / 封装背面工序、凸块、堆叠晶圆厂或封测厂
BEOL 器件层 硅衬底 背面 多晶硅填充FEOL 之前做 电镀铜顶端落在 M1 下 背面开孔锥形、共形镀铜
示意，未按比例。成本上各有取舍。via-middle 的 TSV 光刻要用前道设备，这一步比 via-last 贵约 30%；via-last 多出 PE-ALD 衬垫、衬垫刻蚀和背面 CMP，5 × 50 µm 时总成本反而最多高约 10%（imec，ECTC 2016）P55。数据：halbleiter.orgP66、Semiconductor EngineeringA101、imec（IFTLE 294、302）P55, P54、IFTLE 89P4、RadioRadar（东芝 TCV）P3。
CH.04 · 2.5D and 3D integration

堆起来：2.5D 与 3D

TSV 在先进封装里有两种用法。放在硅中介层里，它把电源、地和对外 I/O 从基板送到中介层正面；GPU 和 HBM 并排倒装在这块硅上，靠正面上千根细线横向相连，这叫 2.5D。做进芯片本体，信号就能穿过一颗芯片进入上面那颗，这叫 3D。

点按图中任一层

信号 / 数据 电源 / 地 TSV（铜） 凸块

为什么 HBM 必须紧贴 GPU

GDDR 和 HBM 换带宽的办法正好相反。GDDR5 每颗芯片只有 32 位数据接口，焊在 PCB 上，靠提高每根线的速率。HBM 每个堆叠有 1,024 位接口（HBM4 翻倍到 2,048 位），每根线跑得不快，靠线多取胜P24,A1。

线多，连接点就得密。HBM2 底部一块约 6.0 × 2.8 mm 的微凸块阵列里排了 3,990 个凸块，间距 55 µm，其中 1,728 个是 I/OP25。封装底部的 BGA 焊球间距在 1 mm 左右A54，按这个间距排同样数量的焊点要占近 4,000 mm²（约 63 × 63 mm），是 HBM2 封装本身的 40 多倍。所以 HBM 和 GPU 一起倒装在硅中介层上，上千根数据线在中介层正面的金属层里横向连过去，只走毫米级的距离。

距离短也省电。经中介层的 I/O 每比特只花约 0.3 pJP26（整颗 HBM 与 GDDR5 的能耗对比见第 01 章）。AMD 称 Fiji 改用 HBM 后，显存占用的 PCB 面积比 GDDR5 方案少 94%P95。

  • 微凸块 55 µm：实测阵列 6.0 × 2.8 mm，约 17 mm²
  • C4 约 130 µm：约 67 mm²
  • BGA 约 1 mm：约 3,990 mm²
  • HBM2 封装外形：7.75 × 11.87 mm，约 92 mm²
同样 3,990 个连接要多大地方（按面积等比例）。HBM2 一块微凸块阵列（6,022 × 2,832 µm）有 3,990 个凸块P25，其中一半以上用于供电和接地（构成见第 02 章）。C4（约 130 µmP41）与 BGA（约 1 mmA54）两项为示意，按 3,990 × 间距² 推算。

2.5D 与 3D 怎么分工

2.5D 把芯片摊开放在中介层上，芯片之间横向连接；3D 把芯片摞起来，纵向连接，每一跳只有几十微米。两者常常同时出现。HBM 本身是 3D 堆叠，它再和 GPU 一起放进 2.5D 封装。AMD MI300X 又多走一步，先把 8 颗计算芯片（XCD）用混合键合叠在 4 颗 I/O 芯片（IOD）上，再和 8 颗 HBM3 一起放到 CoWoS-S 中介层上，AMD 称之为 3.5DA47,A48。

对比项2.5D中介层3D芯片堆叠
TSV 在哪中介层里，只把电源、地和对外 I/O 从 C4 接到正面每颗被穿过的裸片里，信号和电源都走 TSV
芯片间信号中介层正面金属层横向走线，毫米级纵向穿过 TSV，每跳约 40–65 µm（裸片厚度加键合间隙，示意）
垂直连接间距微凸块 40–55 µm；C4 约 130 µmP41微凸块 50 → 36 µm（Foveros）；混合键合 9 µm（SoIC、Foveros Direct）A51,P45
每比特能耗HBM2 经中介层 I/O 约 0.3 pJ/bitP26Foveros 0.15，Foveros Direct 约 0.05 pJ/bitP47,P45
散热芯片并排，各自的热直接向上导出热要穿过整摞芯片；HBM 的热主要来自底部的基底裸片（base die），冷却却在顶部（见第 06 章）
尺寸与成本CoWoS-S 中介层最大约 3.3 倍光罩面积（≈2,700 mm²）A26层数越多，良率和成本压力越大（见第 06 章）
代表产品Virtex-7 2000T（2011）A53、H100（CoWoS-S）、Blackwell（CoWoS-L：RDL 中介层 + LSI 硅桥）A33HBM 堆叠、AMD 3D V-Cache（SoIC）、Intel Foveros（Lakefield、Meteor Lake、Clearwater Forest）

TSV 在堆叠里干三件事

传信号

数据、命令和地址从基底裸片出发，沿 TSV 竖着穿过每一层，直达目标裸片。

送电

HBM2 一块微凸块阵列的 3,990 个凸块里，电源和地占 2,086 个P25。SK hynix 的 HBM3E 把电源 TSV 增加到约 6 倍，电源轨压降最多降低 75%P31。

导热

热主要产生在底部的基底裸片，要向上穿过整摞裸片才能散走。铜 TSV 和凸块是路上导热较好的通道，层间填充层最差（见第 06 章）。

CoWoS 有三种中介层

CoWoS-S 用整块硅中介层，带 TSV，H100 用的就是它。CoWoS-R 换成聚合物加铜的 RDL 中介层，没有硅中介层 TSV，2023 年量产。CoWoS-L 以 RDL 为底，只在需要高密度互连处嵌入局部硅桥（LSI），桥内可以带 TSV，模塑层里另有 TIV；2024 年起量产，NVIDIA Blackwell 主要用它A26,A27,A33。上图的 2.5D 模式以 CoWoS-S 为例。

混合键合不取代 TSV

混合键合把两颗芯片的铜焊盘直接键合，替代的是层与层之间的微凸块。信号要穿过一颗芯片的硅本体，仍然要靠 TSV。3D V-Cache、SoIC 和 MI300 都是混合键合加 TSV。单根 TSV 的结构见第 02 章，混合键合的间距路线见第 06 章。

CH.05 · Where TSVs are used

TSV 用在哪

今天出货量最大、单价最高的 TSV 在 HBM 里。图像传感器、FPGA、服务器内存、CPU 缓存和闪存也用过或正在用它，其中多数比 HBM 更早量产。同一根铜柱，在不同产品里干的活并不一样。

看一个产品里的 TSV，先问它传的是什么。在 3D 堆叠里，TSV 是层与层之间唯一的竖向通道，数据和电源都从这里走。在 2.5D 硅中介层里，芯片之间的高速信号在中介层表面横着走，TSV 只负责把电源、地和对外 I/O 引到下面的基板。

下面每个产品配一张示意剖面。青色点是信号，琥珀色点是电源，点的走向就是电流的路径。2.5D 与 3D 的整体结构见第 04 章。

堆叠内的竖向数据通道
HBM、3DS 内存、TSV 闪存、早期堆叠 CIS
中介层或基底裸片里的供电与对外 I/O
CoWoS-S、Virtex-7 SSI、Foveros 基底裸片
逻辑裸片之间的竖向连接
3D V-Cache：混合键合负责界面，TSV 负责穿过硅
应用示意剖面
信号电源铜 / TSV
其他用到 TSV 的地方：MEMS 与 RF 滤波器的晶圆级封装（盖帽晶圆里的 TSV）、指纹和环境光传感器A92A101；硅光 TSMC COUPE 把电芯片叠在光芯片上，下层光芯片据报道用 TSV 连到基板A89；Intel 2025 年的 EMIB-T 在硅桥里加入 TSV 直接从底部供电A78。
示意剖面，不按比例。上标为来源编号。点击产品名切换，下方时间线会同步高亮相关事件。
HBM generations

HBM：靠 TSV 越堆越高，HBM4 再把接口加宽一倍

单个堆叠的带宽 = 接口位宽 × 单针速率 ÷ 8。HBM1 到 HBM3E 位宽一直是 1,024 位，带宽全靠提速。HBM4 把位宽翻倍到 2,048 位，这要求每层穿过更多 TSV。

JEDEC 标准值 厂商量产 / 产品值 厂商送样，未量产
柱高按同一线性刻度绘制。HBM3E 与 HBM4E 截至 2026-10 未见独立 JEDEC 标准，只画厂商值。HBM1 画首批产品容量 1 GB。HBM2 浅色 307 GB/s 先由三星 Aquabolt（2018-01）量产，2018-12 写入 JESD235B。HBM4 实色为 JEDEC 2 TB/s，浅色延伸为三星量产品最高 3.3 TB/s（13 Gb/s）。HBM3 与 HBM4 的容量柱是 JEDEC 规范上限（16-Hi × 32 Gb），HBM4 量产品目前为 12-Hi 36 GB，16-Hi 48 GB 已送样。来源 A1、A2、A3、A4、A5、A6、A8、A10、A13、A14、A18、A21、A23。

速度与位宽。HBM1 到 HBM3E，单针速率从 1.0 Gb/s 提到约 10 Gb/s，位宽不变。HBM4 改成 2,048 位、32 个通道，JEDEC 速率反而回到 8 Gb/sA1。

TSV 数量跟着涨。HBM2 每颗裸片已有 5,000 多个 TSVA21。三星称 HBM4 的 TSV 数是 HBM3E 的 4 倍P27；SK hynix HBM4 超过 2 万个 TSVP19。2,048 是数据 I/O 数，TSV 总数比它多得多。

容量靠层数和高度。12-Hi 要和 8-Hi 一样高，SK hynix 把裸片减薄了 40%A10。JEDEC 把 HBM4 封装高度从 720 µm 放宽到 775 µm，所以 HBM4 层间仍用微凸块，暂不必换成混合键合（两种方案都要 TSV）A2。

Per accelerator

落到一颗 GPU 上

加速器把 4 到 12 个 HBM 堆叠放在计算裸片周围。从 H100 到 Rubin，堆叠数从 5 个变成 8 个，总带宽从 3.35 TB/s 涨到 22 TB/s，约 6.6 倍。多出来的部分主要来自每个堆叠本身。AMD 2026 年的 MI455X 放了 12 个 HBM4 堆叠。

产品HBM 堆叠HBM 代容量（同一刻度）带宽（同一刻度，最大 22 TB/s）
HBM 堆叠计算裸片（示意，不分颗数）空位
按单 GPU 统计。A100 和 H100 封装上都有 6 个 HBM 位置，有效 5 个；H200 的 6 个堆叠为常见引用值，NVIDIA 未公开。B200 物理容量 192 GB，HGX 版开放 180 GB。B300 和 Rubin 用 CoWoS-L 来自媒体报道。单堆叠带宽为推算值：H100 约 670 GB/s，Rubin 约 2.75 TB/s。来源 A34、A35、A36、A37、A38、A39、A40、A41、A42、A43、A44、A46、A47、A49、A50；MI455X 规格来自 AMD 产品页A112。
Milestones 1958 → 2027

从一项专利到 AI 机柜

TSV 的想法 1958 年就有了。真正量产要等深硅刻蚀、薄片处理和铜填充在 2000 年代成熟，第一批用户是手机摄像头。

左右滑动查看完整时间线
事件等距排列，间距不代表时间长度。1958 与 2008 之间相隔约 50 年，图中省略。虚线框为计划事件。「今天」= 2026-10-04。来源 A9、A13、A42、A43、A46、A53、A56、A59、A65、A69、A79、A85、A96、A99、A1、A34、A19。
CH.06 · Hard problems and what comes next

难点与下一步

TSV 让芯片可以竖着堆，也带来了热、应力、良率和成本四个硬约束。下面四个小模型各拆一个。最后看互连间距继续缩小以后，“穿过衬底”这个思路往哪里走。

选一个约束

热从底部产生，从顶部离开

HBM 的热主要来自最底层的基底裸片（base die），冷却却在堆叠顶部，热要依次穿过每一层P34。硅的导热约 150 W/m·K，层间的非导电膜（NCF）不到 1 W/m·K。在这个一维模型里，温升几乎全落在间隙上（实际间隙里的铜凸块和热虚设凸块会分担一部分导热）。每多一层，曲线就多一级台阶。

基底裸片相对顶面温升21.7K示意模型
MR-MUF 比 TC-NCF 低10.7K同层数，模型推算
ΔT = Σ Qi · Ri，Ri = ti / (ki · A)

实测口径：SK hynix 称同工况下 MR-MUF 的结温比 TC-NCF 低 14 °CP99。其他对策还在导入中：SK hynix 面向下一代（含 HBM5）的 i-HBM 在 PHY 区嵌入导热元件，热阻降低约 30%P83。三星的 Heat Path Block 在手机芯片 Exynos 2600 上使热阻最多降 16%，并称已在 HBM4E 上验证P83P84。

层间材料
示意模型：一维串联热阻。裸片厚 30 µm（SK hynix 12 层 HBM3）P21、间隙 7 µm（三星 12H HBM3E NCF）P22、kSi ≈ 150 W/m·K、kNCF 取 0.5 W/m·K（资料口径 <1）、MR-MUF 的模塑料按 NCF 导热的 2 倍。面积 A = 100 mm²、基底裸片 10 W、每层 DRAM 0.5 W 为假设值。图中总高度固定，对应 JEDEC 封装高度上限（HBM3E 720 µm，HBM4 775 µm）P15，层数越多每层画得越薄；间隙放大绘制。

间距还在往下走

单位面积的连接数约等于 1/间距²。间距缩小 10 倍，连接数多 100 倍。下图纵轴是对数刻度，右侧把间距直接换算成每 mm² 的连接数，点按或悬停任一点查看，也可以聚焦后用方向键切换。

引线键合 / C4 参考 微凸块量产 混合键合量产 研发演示 路线目标
AMD 3D V-Cache（TSMC SoIC）2022
引线键合 35 µm 为 K&S 2004 年设备能力，量产常见 40–60 µmP39；C4 ≈130 µm 为 AMD 引用值P41。TSMC 2024 年曾给出更激进的 SoIC 路线（2027 年 3 µm）P43，图中采用 2026 年技术论坛的版本（2025 年 6 µm，2029 年 4.5 µm）P42。密度按方阵 1/pitch² 推算；Intel 官方口径 10 µm 对应 >10,000/mm²，与推算一致P47。

三条正在发生的延伸

室温：氧化物表面先贴合

混合键合Hybrid bonding

两颗裸片的氧化物表面先在室温贴合，再在约 250–350 °C 退火，铜焊盘受热膨胀，把预留的几 nm 凹陷顶死，形成没有焊料的 Cu-Cu 连接P53。

  • TSMC SoIC 间距 9 µm（2022，V-Cache）P41 → 6 µm（2025 路线）→ 4.5 µm（2029 目标）P42
  • SK hynix 封装负责人称 20 层及以上的 HBM 必须用混合键合P17；据 TrendForce 报道，最早可能用在 16-Hi HBM4EP18
  • 铜凹陷要控制在 5 nm 以内，350 °C 键合的良率才能超过 70%P53
正面信号背面供电nano-TSV

背面供电nano-TSV

把供电网络挪到晶圆背面，正面只走信号。连接两面的 nano-TSV 只穿过几百 nm 的残余硅，尺度比封装用 TSV 小两到三个数量级。它给晶体管供电，不负责连接芯片。

  • Intel PowerVia 在 18A（Panther Lake）首次量产P48；测试芯片频率提升超过 6%，电压降减少 30%P73
  • TSMC A16 Super Power Rail（背面直接接触源/漏，不经 nano-TSV）计划 2026 下半年量产，相比 N2P 同电压频率 +8–10%，同频功耗 −15–20%P74
  • imec 的埋入电源轨加背面供电方案（nano-TSV 间距 200 nm、深 320 nm）使 IR 压降降低 7 倍P71P72
玻璃芯TGV芯粒

玻璃基板TGV

用玻璃替代有机基板的芯层，通孔变成穿玻璃通孔（TGV）。玻璃更平、更耐热，能做更细的线路。难点在 TGV 成形、金属化、积层、切割和防开裂P76。

  • Intel 2023 年称玻璃基板可把互连密度提高 10 倍，图形畸变减少 50%P75
  • Intel 测试载体用 1 mm 玻璃芯，TGV 深宽比约 20:1、间距小于 100 µmP94
  • 2026 年状态：三星电机合资公司目标 2027 下半年首产，SEMI 预计约 2028 年小批量，Intel 自有部署指向约 2030 年P76
三张小图为结构示意，非比例。
Summary · 全页小结

四个结论

TSV 让互连竖着穿过芯片

倒装已经把 I/O 铺满芯片正面，TSV 再让信号穿过减薄到 30–50 µm 的硅继续往上叠，每一跳只有几十 µm。HBM 因此能做 1,024 位、HBM4 做到 2,048 位接口。单颗 HBM2 有 256 GB/s，同年代的 DDR4 芯片是 6.4 GB/sP24。

代价随层数累积

热要穿过每一道间隙，良率按层数相乘，铜和硅的热失配带来突起和禁布区。在 SK hynix 2012 年的估算里，TSV 让制造成本增加约 25%；在一个成本模型示例中，硅中介层相关工序约占 2.5D 封装成本的一半。

混合键合接替微凸块

层间间距从 55 µm 的微凸块走向 9、6、4.5 µm 的 Cu-Cu 混合键合，连接密度按 1/间距² 增长。信号和电源只要还得穿过某颗裸片，那颗裸片里就仍然需要 TSV。

“穿过衬底”在向两头延伸

往小处走，变成几百 nm 的 nano-TSV，把供电搬到晶体管背面。往大处走，变成玻璃基板里的 TGV。核心都一样，用一根竖直的导体换掉一段绕远的路。